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pcb设计中的串扰—两传输线相邻太近

  简单地讲串扰都是因为两传输线相邻太近造成的,那么在高频走线里如何减小串扰,首先要弄清楚传输线的概念,搞清楚传输线串扰跟什么有关系。以下一些供参考。

  从原理图设计考虑:

  a.使用慢的上升/下降沿。但是这样做需要很谨慎,因为这样做可能会带来其他负面影响。原理图设计就考虑PCB设计的问题。减小上升/下降沿,其实就是减小了系统最高频率。系统的最高频率取决于上升/下降沿,而不是系统信号的频率。有时候是不能减小边沿速率的。

  b.对于关键信号(例如时钟信号,LVDS信号)用用差分走线,如果系统设计允许的话。差分信号的共模抑制好,能有效的抑制临近线的干扰。但是很多时候系统设计就是单端模式。

  单纯从PCBLAYOUT方面考虑:

  a.在走线约束允许的情况下,应该使每根线之间的间距尽量的大,这个很容易理解,线之间的间距大,其分布电容电感之间的影响就小,电磁场耦合也会变小

  b.如果可能的话,信号走带状线或者嵌入式微带线,以减少传播速度变化的影响。PADSLAYOUT带状线的传播速度是不受串扰影响的,而微带线会受串扰影响。传输线传播速度变化会引起时序问题,所以尽量走嵌入是微带线。

  c.在满足阻抗要求的情况下,应该是传输线和参考平面间的距离越小越好。这样做会让传输线和参考平面更紧密的耦合,减少临近线的干扰.PCB设计中要尽量减小H,但也不是无限制的,还受到制造工艺的限制。

  d.减少线之间平行距离的长度。走线应该使平行长度尽量短,使网络间耦合的部分尽量小。pcblayout要还是在几何空间上减少干扰

  e.如果不同层的信号存在严重的干扰(如L3和L4之间),那么走线时要让这2层走线方向垂直。Allegro里面是很容易设置的。这是通常的基本原则。相互垂直的线,电场和磁场也分别是相互垂直的,可以减少相互间的串扰。

  f.合理分布板子上元件,使走线的拥挤程度最低。pcb设计还是在几何空间上减少干扰,让容易干扰的元器件不要靠的太近。

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